作者EEDESIGNER (我害怕)
看板Electronics
标题Re: CPLD如何控制DAC？
时间Mon May 1 02:45:15 2006
※ 引述《[email protected] (IVAN)》之铭言：
: 一般DAC都需要一个Input讯号，告知资料传输完毕，
: 将Input data存进register...
: 如果用软体来做，可以很容易控制这个讯号High->Low或Low->High出现的时间
: 但若用CPLD(VHDL)来做的话
: 请问会用什麽方法或逻辑在资料传输完毕後，触发该讯号产生呢？
每传送完一笔完整的资料就触发呀
写state machine吧
--
※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 219.68.28.70