你使用的語法是VHDL 不是很清楚 但是你的寫法的確就blocking跟non-blocking的差異 而這兩種有什麼差異 你可以隨便去找一個verilog的manual都會講到這點 FPGA本身有乘法器可以使用 當你寫電路時 只要instance乘法器即可 utilization只是你使用了FPGA多少百分比 可以用來評估你的電路大小 但是也只是reference而已 實際得看你最後design怎麼做 演算法還是實做成長比較快啦 看書就只是看書 ※ 引述《[email protected] (窩耶)》之銘言： > ==> [email protected] (漫天回憶舞秋風) 提到: > : 建議你先了解什麼叫做 blocking 及 non-blocking > : ^^^^^^^^^^^^^^^^^^^^^^^^^^ > 這是啥呢 有啥資料或書可以參考阿 謝謝 > 懂了以後你就知道這兩者之間有什麼差別了 > : A 和 B 各幾位元? clk 多快? 又, 你用哪個 FPGA? > : ^^^^^^^^^^^^^^16bit 40Mhz Xlinx SPARTAN2 > 請問這些有差喔 我以為的乘法器是一直移位在加起來耶 感覺會大於一個clk > 抱歉喔 我是新手拉 有錯請多多訂正我 還請高手推薦一些書給我增強一下 > 最好有一些例子的 有寫演算法的更佳 應為感覺這不是普通再寫程式一樣 > 感覺要多瞭解一下實際硬體吧 我有讀過數位邏輯 所以並不是只靠硬幹程式 > 不過感覺還是很弱 麻煩各位囉 > 除了這個 logic 以外, 其餘電路 fitting 出來 utilization 多少? > ^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^ > 不知道耶 不過因該不多 只是一些資料傳遞而已 沒有運算了 -- 夫兵者不祥之器物或惡之故有道者不處君子居則貴左用兵則貴右兵者不祥之器非君子 之器不得已而用之恬淡為上勝而不美而美之者是樂殺人夫樂殺人者則不可得志於天下 矣吉事尚左凶事尚右偏將軍居左上將軍居右言以喪禮處之殺人之眾以哀悲泣之戰勝以 喪禮處之道常無名樸雖小天下莫能臣侯王若能守之萬物將自賓天地相合以降甘露民莫 之令而自均始制有名名亦既有夫亦將知止知止可以不殆譬道之在天下203.69.97.52海