你使用的语法是VHDL 不是很清楚 但是你的写法的确就blocking跟non-blocking的差异 而这两种有什麽差异 你可以随便去找一个verilog的manual都会讲到这点 FPGA本身有乘法器可以使用 当你写电路时 只要instance乘法器即可 utilization只是你使用了FPGA多少百分比 可以用来评估你的电路大小 但是也只是reference而已 实际得看你最後design怎麽做 演算法还是实做成长比较快啦 看书就只是看书 ※ 引述《[email protected] (窝耶)》之铭言： > ==> [email protected] (漫天回忆舞秋风) 提到: > : 建议你先了解什麽叫做 blocking 及 non-blocking > : ^^^^^^^^^^^^^^^^^^^^^^^^^^ > 这是啥呢 有啥资料或书可以参考阿 谢谢 > 懂了以後你就知道这两者之间有什麽差别了 > : A 和 B 各几位元? clk 多快? 又, 你用哪个 FPGA? > : ^^^^^^^^^^^^^^16bit 40Mhz Xlinx SPARTAN2 > 请问这些有差喔 我以为的乘法器是一直移位在加起来耶 感觉会大於一个clk > 抱歉喔 我是新手拉 有错请多多订正我 还请高手推荐一些书给我增强一下 > 最好有一些例子的 有写演算法的更佳 应为感觉这不是普通再写程式一样 > 感觉要多了解一下实际硬体吧 我有读过数位逻辑 所以并不是只靠硬干程式 > 不过感觉还是很弱 麻烦各位罗 > 除了这个 logic 以外, 其余电路 fitting 出来 utilization 多少? > ^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^ > 不知道耶 不过因该不多 只是一些资料传递而已 没有运算了 -- 夫兵者不祥之器物或恶之故有道者不处君子居则贵左用兵则贵右兵者不祥之器非君子 之器不得已而用之恬淡为上胜而不美而美之者是乐杀人夫乐杀人者则不可得志於天下 矣吉事尚左凶事尚右偏将军居左上将军居右言以丧礼处之杀人之众以哀悲泣之战胜以 丧礼处之道常无名朴虽小天下莫能臣侯王若能守之万物将自宾天地相合以降甘露民莫 之令而自均始制有名名亦既有夫亦将知止知止可以不殆譬道之在天下203.69.97.52海