請問一下 我有算過真值表 但是我不太曉得以下寫法是否有不同 process(clk) begin if clk'event and clk='1' then D1<=D0;D0<=ext; output<=((D0 and D1) or output) and (D0 or D1); end if; end process; process(clk) begin if clk'event and clk='1' then D1<=D0;D0<=ext; pre_output<=output; end if; end process; output<=((D0 and D1) or pre_output) and (D0 or D1); 真值表算出來可是不知道output是要擺在process裡面還外面耶 請各位高手解或一下 相信可能有觀念上的不清楚或不正確吧 另外就是在FPGA中使用現成乘法指令要花多少clock時間呢 例子如下 process(clk) begin if clk'event and clk='1' then output<=A*B; end if; end process; A B為每一clock改變的變數 output這樣寫會出錯嗎 感覺乘法會花不少時間說 一個clock算的完嗎????? 請各位有經驗的高手教教我 感激 -- ◎龍貓資訊天地(bbs.mgt.ncu.edu.tw) ◎[soonsin]From: 140.115.65.38