请问一下 我有算过真值表 但是我不太晓得以下写法是否有不同 process(clk) begin if clk'event and clk='1' then D1<=D0;D0<=ext; output<=((D0 and D1) or output) and (D0 or D1); end if; end process; process(clk) begin if clk'event and clk='1' then D1<=D0;D0<=ext; pre_output<=output; end if; end process; output<=((D0 and D1) or pre_output) and (D0 or D1); 真值表算出来可是不知道output是要摆在process里面还外面耶 请各位高手解或一下 相信可能有观念上的不清楚或不正确吧 另外就是在FPGA中使用现成乘法指令要花多少clock时间呢 例子如下 process(clk) begin if clk'event and clk='1' then output<=A*B; end if; end process; A B为每一clock改变的变数 output这样写会出错吗 感觉乘法会花不少时间说 一个clock算的完吗????? 请各位有经验的高手教教我 感激 -- ◎龙猫资讯天地(bbs.mgt.ncu.edu.tw) ◎[soonsin]From: 140.115.65.38