作者ric2k1 (Ric)
看板EE_DSnP
標題Re: [問題] 關於sim的testcase
時間Mon Jan 17 11:37:28 2011
※ 引述《seanlatias (小賴)》之銘言：
: 不知道可不可以請老師說明一下每個sim在做什麼XD
: (也就是說在測什麼XD)
: 感覺結果有做出來
: 但是不知道結果代表什麼
: 跑出來的結果也很難和ref對照
: 目前在sim11之前應該都沒問題
: 但是sim12感覺會跑很久
我的 random simulation 就是:
1. 跑 parallel pattern simulation x 1 time
2. 分 FEC group
3. 檢查是否有新的 FEC group 被分出來
4. 如果失敗次數還沒超過 threshold, continue to 1
File sim 則是只有 repeat (1 ~ 3) until EOF
: 而且老師的跑法感覺很高級
: (一直會顯示出目前進度,感覺比較不像當機)
XD! 我就在 simulation looop 裡加這兩行:
cout << "Total #FEC Group = " << _fecGrps.size() << flush;
...
cout << char(13) << setw(30) << ' ' << char(13);
: 而且到時候會用這麼大的testcase來測嗎??
Simulation 的複雜度應該是 linear time,
如果你的跑很慢的話，應該是有點問題!
不過正確性的佔分比較高，效能的話請自行斟酌是否有必要調整。
(其實我的 simulation 還可以快一些... 只不過 code 要做一些修正，
目前還沒有時間改...)
: 謝謝教授~~
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◆ From: 114.36.62.203
1F：推 seanlatias:謝謝教授的講解~~不過原本我是想問說那些testcase是有 01/17 11:46
2F：→ seanlatias:為了什麼目的而設計的嗎?還是只是某個電路而已XD 01/17 11:47
3F：→ seanlatias:simulation好像和fraig的執行時間之間是trade-off關係 01/17 11:49
4F：→ seanlatias:所以如果simulation很短的話,fraig就會比較長吧 01/17 11:49
5F：→ seanlatias:而且simulation到一定程度後,fraig時間就不會變了吧? 01/17 11:52
6F：→ seanlatias:因為該merge的gate數量不會變~~不知道這樣說有沒有錯XD 01/17 11:52
7F：→ ric2k1:XD 我答非所問... 那些是 benchmark circuit, 是真正可以 01/17 11:53
8F：→ ric2k1:做一些事情的電路. 你關於 sim/fraig 的 comment 是正確的 01/17 11:54
9F：→ ckmarkoh: 我的sim12.aag好像simulation稍微多一點 fraig的時間就 01/17 11:55
10F：→ ckmarkoh: 差不多都那麼久了...不知道怎麼加快fraig...一直都超慢 01/17 11:56
11F：推 seanlatias:恩恩:P 謝謝教授~~ 01/17 11:56