剛剛在測ref的時候 發現在strash的時候 他會retain ID較大的gate耶 可是spec裏面是說要retain ID較小的gate 還有在進行strash之後並不會再對spec 1-4裏面的case進行化簡 ------------------------ 另外有幾個小問題 1. 我可以調換一個gate的兩個input嗎？ 因為感覺上在一開始儲存的時候就將ID較小的INPUT存在ID較大的INPUT前面 (也就是隨時確保兩個INPUT的大小順序)，這樣在後續的implement上會比較方便 而且感覺比較整齊 = =" 不過這樣在DFS的時候順序就會有差 2. spec 1-4 說 "You may consider perform circuit optimization whenever applicable." ~~~ 意思是說我可以選擇要什麼時候做這類的化簡？ eg 我可以在cirr的時候存入原始的電路(不做任何化簡) 然後在cirstrash的時候才一起進行這類的化簡？ 3. SAT solver的program根據spec的說法，是教授會提供嗎？ 抱歉問的這3個問題好像有點蠢QQ 感謝教授大大的辛苦 >///< --

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