刚刚在测ref的时候 发现在strash的时候 他会retain ID较大的gate耶 可是spec里面是说要retain ID较小的gate 还有在进行strash之後并不会再对spec 1-4里面的case进行化简 ------------------------ 另外有几个小问题 1. 我可以调换一个gate的两个input吗？ 因为感觉上在一开始储存的时候就将ID较小的INPUT存在ID较大的INPUT前面 (也就是随时确保两个INPUT的大小顺序)，这样在後续的implement上会比较方便 而且感觉比较整齐 = =" 不过这样在DFS的时候顺序就会有差 2. spec 1-4 说 "You may consider perform circuit optimization whenever applicable." ~~~ 意思是说我可以选择要什麽时候做这类的化简？ eg 我可以在cirr的时候存入原始的电路(不做任何化简) 然後在cirstrash的时候才一起进行这类的化简？ 3. SAT solver的program根据spec的说法，是教授会提供吗？ 抱歉问的这3个问题好像有点蠢QQ 感谢教授大大的辛苦 >///< --

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