作者mir0703 (lala)
看板CSSE
標題Re: [心得] 最近用verilog
時間Wed Apr 13 09:20:45 2005
※ 引述《spanky (NN踢出去)》之銘言：
: 覺得跟寫一般C或C++感覺有點不一樣
: 一般而言寫程式似乎只要考慮到邏輯是不是合理
: 可是寫這種HDL似乎還得加上一些電路學的觀點
: 有時有些多餘但不影響判斷的邏輯在c上可以忽略
: 如果是在verilog時就完全會掛掉
: 總之 是想請教大家是否認為這些hdl可以很貼切的描述硬體設計
我建議去玩玩合成軟體會比較有感覺
不同的寫法，合出來的電路就會不一樣
光只是寫code，看模擬的波形，不是很有感覺的..
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◆ From: 140.125.35.87
1F：推 spanky:我們目前就是寫好後用xilinx燒到晶片上去做 140.113.93.175 04/13