作者mir0703 (lala)
看板CSSE
标题Re: [心得] 最近用verilog
时间Wed Apr 13 09:20:45 2005
※ 引述《spanky (NN踢出去)》之铭言：
: 觉得跟写一般C或C++感觉有点不一样
: 一般而言写程式似乎只要考虑到逻辑是不是合理
: 可是写这种HDL似乎还得加上一些电路学的观点
: 有时有些多余但不影响判断的逻辑在c上可以忽略
: 如果是在verilog时就完全会挂掉
: 总之 是想请教大家是否认为这些hdl可以很贴切的描述硬体设计
我建议去玩玩合成软体会比较有感觉
不同的写法，合出来的电路就会不一样
光只是写code，看模拟的波形，不是很有感觉的..
--
※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 140.125.35.87
1F：推 spanky:我们目前就是写好後用xilinx烧到晶片上去做 140.113.93.175 04/13