作者TimeString (時弦 - 我要DJmax的pc版!)
看板CSIE_ASM
標題[問題] 關於 SR-latch
時間Tue Oct 14 21:11:09 2008
還是不太懂為什麼 S 及 R 設定成 false 會是 not define / unstable。
我模擬出來的是，如果 S 及 R 都設定成 false 的話，
那 Q 及 Q爸 都會變成 false。
至少我們可以確定 Q 是 false 啊，
還是還有什麼前提我沒搞清楚 ???
我做的模擬在這：
http://www.csie.ntu.edu.tw/~b96118/flash/SRlatch.swf
謝謝指教~
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心情放鬆搖擺 在你三百米之外
數著心跳等待 所有念頭全拋開
鎖進來 進來 這美麗的悲哀
這是愛 就是愛 全世界都不明白
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 219.71.207.153
1F：推 alex1025:第一個cycle 會造成 Q還有Q爸都是T 10/15 00:19
2F：→ alex1025:第二個cycle 會造成 Q還有Q爸都是F 10/15 00:19
3F：→ alex1025:第一步 NOR閘 四個INPUT 都應該視為F 10/15 00:20
4F：→ alex1025:流回去的事(就是NOR 右邊發生的事) 是下半CYCLE的事 10/15 00:21
5F：→ alex1025:你要以NOR左邊一起 右邊一起 不可以先弄上面 再弄下面 10/15 00:21
6F：→ alex1025:以上是我的淺見 10/15 00:21
7F：推 alex1025:或著你可看看WIKI 會比我說的來的好懂 10/15 00:32
9F：→ TimeString:因為好像有聽到老師說電流沒那麼剛好會同時到，所以就 10/15 21:01
10F：→ TimeString:故意做的有時間差~~ 10/15 21:02
11F：推 wfuny:看的好花喔= =" 從(1,1)->(0,0) 因訊號不同時，有2種變法 10/16 23:07
12F：→ wfuny:(1,1)->(1,0)->(0,0) 輸出為1 (1,1)->(0,1)->(0,0)輸出為0 10/16 23:08
13F：→ wfuny:是SR同為True(1)時才是unstable吧 10/16 23:13
14F：推 alex1025:SR同為T時結果都是F不是嗎 10/19 01:18
15F：→ alex1025:但同時為1的時候就違背了SR latch 輸出會兩個相反了 10/19 01:19