作者TimeString (时弦 - 我要DJmax的pc版!)
看板CSIE_ASM
标题[问题] 关於 SR-latch
时间Tue Oct 14 21:11:09 2008
还是不太懂为什麽 S 及 R 设定成 false 会是 not define / unstable。
我模拟出来的是，如果 S 及 R 都设定成 false 的话，
那 Q 及 Q爸 都会变成 false。
至少我们可以确定 Q 是 false 啊，
还是还有什麽前提我没搞清楚 ???
我做的模拟在这：
http://www.csie.ntu.edu.tw/~b96118/flash/SRlatch.swf
谢谢指教~
--
心情放松摇摆 在你三百米之外
数着心跳等待 所有念头全抛开
锁进来 进来 这美丽的悲哀
这是爱 就是爱 全世界都不明白
--
※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 219.71.207.153
1F：推 alex1025:第一个cycle 会造成 Q还有Q爸都是T 10/15 00:19
2F：→ alex1025:第二个cycle 会造成 Q还有Q爸都是F 10/15 00:19
3F：→ alex1025:第一步 NOR闸 四个INPUT 都应该视为F 10/15 00:20
4F：→ alex1025:流回去的事(就是NOR 右边发生的事) 是下半CYCLE的事 10/15 00:21
5F：→ alex1025:你要以NOR左边一起 右边一起 不可以先弄上面 再弄下面 10/15 00:21
6F：→ alex1025:以上是我的浅见 10/15 00:21
7F：推 alex1025:或着你可看看WIKI 会比我说的来的好懂 10/15 00:32
9F：→ TimeString:因为好像有听到老师说电流没那麽刚好会同时到，所以就 10/15 21:01
10F：→ TimeString:故意做的有时间差~~ 10/15 21:02
11F：推 wfuny:看的好花喔= =" 从(1,1)->(0,0) 因讯号不同时，有2种变法 10/16 23:07
12F：→ wfuny:(1,1)->(1,0)->(0,0) 输出为1 (1,1)->(0,1)->(0,0)输出为0 10/16 23:08
13F：→ wfuny:是SR同为True(1)时才是unstable吧 10/16 23:13
14F：推 alex1025:SR同为T时结果都是F不是吗 10/19 01:18
15F：→ alex1025:但同时为1的时候就违背了SR latch 输出会两个相反了 10/19 01:19