作者LINAN322 (新熱血陽光男孩NN)
看板ASM
標題[問題] 有會寫Verilog的神人嗎？
時間Mon Jan 12 16:10:34 2009
想請問一下會寫Verilog的神人，
我們在寫verilog的時候，
如何將一個陣列傳入子module中？？？
如：
//-----------------------------------------------------//
reg [9:0] a [1:0] //即長度為2bit的1*10的a陣列
mod1 step1 (a,b) //傳入mod1 module，輸入a陣列，輸出b陣列
//-----------------------------------------------------//
以上就是mod1 setep1 (a,b)中的，a的格式，我不知道怎麼設定輸入？
我試過(a,b)，(a[0],b)，......等，都不行。
看過很多書，
好像沒有人在用。
請問這個問題有人會嗎？？？
拜託幫忙了，
謝謝。
--
※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 140.138.178.157
1F：推 SILee:你是用modelsim嗎? 01/12 22:24
2F：→ SILee:我印象中modelsim好像不能這樣作 01/12 22:24
3F：→ SILee:by the way, HDL相關的問題請去electronics板 01/12 22:25
4F：→ SILee:寫HDL的邏輯跟一般的programming languages有一些不同 01/12 22:28
5F：→ SILee:你跑到programming相關板應該很少人有辦法回答你問題 01/12 22:30
6F：→ LINAN322:這樣子喔，謝謝你喔，SILee大大，我清楚了 01/13 09:30
7F：→ LINAN322:我是用ModoleSim沒錯，謝謝︿︿ 01/13 09:30
8F：→ LINAN322:我在去令一個地方PO，謝謝 01/13 09:36