作者LINAN322 (新热血阳光男孩NN)
看板ASM
标题[问题] 有会写Verilog的神人吗？
时间Mon Jan 12 16:10:34 2009
想请问一下会写Verilog的神人，
我们在写verilog的时候，
如何将一个阵列传入子module中？？？
如：
//-----------------------------------------------------//
reg [9:0] a [1:0] //即长度为2bit的1*10的a阵列
mod1 step1 (a,b) //传入mod1 module，输入a阵列，输出b阵列
//-----------------------------------------------------//
以上就是mod1 setep1 (a,b)中的，a的格式，我不知道怎麽设定输入？
我试过(a,b)，(a[0],b)，......等，都不行。
看过很多书，
好像没有人在用。
请问这个问题有人会吗？？？
拜托帮忙了，
谢谢。
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◆ From: 140.138.178.157
1F：推 SILee:你是用modelsim吗? 01/12 22:24
2F：→ SILee:我印象中modelsim好像不能这样作 01/12 22:24
3F：→ SILee:by the way, HDL相关的问题请去electronics板 01/12 22:25
4F：→ SILee:写HDL的逻辑跟一般的programming languages有一些不同 01/12 22:28
5F：→ SILee:你跑到programming相关板应该很少人有办法回答你问题 01/12 22:30
6F：→ LINAN322:这样子喔，谢谢你喔，SILee大大，我清楚了 01/13 09:30
7F：→ LINAN322:我是用ModoleSim没错，谢谢︿︿ 01/13 09:30
8F：→ LINAN322:我在去令一个地方PO，谢谢 01/13 09:36