原文连结： VLSI技术及电路研讨会9日京都登场　台积电发布新兴记忆体等重要论文 http://bit.ly/2Wuur7I 原文内容： 台积电宣布将在日本举办的2019年VLSI技术及电路研讨会(2019 Symposia on VLSI Technology & Circuits)发表新兴记忆体、二维材料、以及系统整合技术的研究论文。 VLSI技术及电路研讨会为微电子领域中顶尖的年度国际会议，2019年将於6月9~14日在日 本京都举行，会中邀请台积电发表专篇论文阐述嵌入式磁阻式随机存取记忆体(eMRAM)的 研究现况，台积电另有三篇论文也获得大会肯定选为亮点论文，共同探讨2019年研讨会的 主题「将半导体推向极限，实现无缝联结新世界」。 台积电受邀发表以「嵌入式磁阻式随机存取记忆体技术近期进展与未来方向」为题的论文 ，阐述一项有望取代即将面临微缩极限的嵌入式快闪记忆体的技术──非挥发性eMRAM。 论文陈述了具备焊锡回焊(SolderReflow)能力的22奈米eMRAM的研究成果，此项技术能够 在封装过程中承受焊锡高温，而且制造过程中预存的记忆体资料并不会在高温封装过程中 流失。 相较於28奈米嵌入式快闪记忆体，具备焊锡回焊能力的22奈米eMRAM大幅减少所需增加的 光罩层，其写入资料速度与可靠度亦高度提升，相当适合应用於重视保留预存资料的产品 ，例如穿戴式及物联网装置。同时，亦提出若不需具备焊锡回焊能力，有机会可更大幅降 低eMRAM写入资料功耗及读取时间，而且仍能维持其非挥发性，呈现非挥发性的随机存取 记忆体的特性，诸多应用例如低耗电机器学习推论处理器皆能够受惠於上述特性。 论文亮点方面，3奈米及更先进制程电晶体微缩面临的主要挑战之一，在於电晶体电子流 通的通道不但要更短，同时也必须更薄，以确保良好的开关闸行为，因此衍生了二维通道 材料的研究。 台积电发表的「直接使用通道区域选择性CVD成长法在SiOx/Si基板上制造的40nm通道长度 上闸极WS2pFET的首次展示」论文，展示了使用一种有潜力的二维材料二硫化钨(WS2)进行 大量生产的可能性，利用产业所熟悉的的化学气相沉积(CVD)半导体制程直接在矽晶基板 上制造WS2短通道电晶体。 原本生产WS2薄膜的传统制程要求将材料先沉积於蓝宝石基板，移除之後再放置於矽晶圆 之上，相较之下，通道区域选择性CVD提供了更加简易的量产方法。本论文有助於量产未 来世代电晶体的研究方向。 其他两篇亮点论文则是以整体系统层次出发，藉由小晶片(Chiplet)的组合建构出系统而 非个别电晶体的方式来解决微缩的挑战。不同於系统单晶片(SoC)将系统的每一个元件放 在单一裸晶上，小晶片是将不同的功能分散到可以不同的制程技术生产的个别微小裸晶， 提供了灵活性与节省成本的优势，且面积小的裸晶具有更好良率。为了达到与SoC相当的 效能，小晶片必须能够透过密集、高速、高频宽的连结来进行彼此沟通。 台积电更以「适用於高效能运算的7nm 4GHz Arm核心CoWoS小晶片设计」为题的论文，详 细介绍了CoWoS先进封装解决方案中的7奈米双小晶片系统。每个小晶片内建运作时脉4GHz 的Arm核心以支援高效能运算应用，晶片内建跨核心网状互连运作时脉可达4GHz。 小晶片之间的连结则是透过台积电独特的 Low-voltage-In-Package-INterCONnect(LIPINCON)技术，资料传输速率达8Gb/s/pin，并 且拥有优异的功耗效益，相较於最近其他论文所展示的类似连结解决方案的效能范围则介 於2Gb/s/pin至5.3Gb/s/pin。 最後，「3D多晶片与系统整合晶片(SoIC)的整合」论文则是揭露了完整的三维(3D)整合技 术，此项系统整合晶片解决方案将不同尺寸、制程技术、以及材料的已知良好裸晶直接堆 叠在一起。相较於传统使用微凸块的三维IC解决方案，台积电的系统整合晶片的凸块密度 与速度高出数倍，同时大幅减少功耗。 系统整合晶片是前段制程整合解决方案，在封装之前连结两个或更多的裸晶。因此，系统 整合晶片组能够利用整合型扇出(InFO)或CoWoS的後端先进封装技术来进一步整合其他晶 片，打造一个强大的「3D x 3D」系统级解决方案。 此外，台积电亦对高通(Qualcomm)发表的论文「7奈米行动系统单晶片、5G平台技术及设 计共同开发支援PPA与可制造性」做出贡献，阐述高通骁龙SDM855行动系统单晶片及采用7 奈米FinFET技术的全球第一个商用5G平台。 心得/评论： 相较於三星在晶圆代工论坛大会上的大动作宣扬自身技术，台积电则是对於未来技术蓝图 布局缜密且清楚揭露，技术推进均按既定时程，并且拥有先进制程、封测等一条龙服务， 目前具指标性且需要用上高价先进制程的苹果、高通、超微、赛灵思与博通等，仍持续采 用台积电7奈米与5奈米制程技术。 --

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