※ 引述《[email protected] (mam)》之铭言： > ==> [email protected] (十公王八) 提到: > : 因为他是两组 clock. FSB800 下除了 200Mhz 的 common clock > : 以外还有 FSB 用在 data store 的 400Mhz clock. > : 原理跟 AGP 4x/8x 有点像. 数位电路的实作上比较不会像类比 > : 调变会去用相锁, 所以大多都用 DDR 方式 latch 住资料. > 他有两个200MHz的clock输入 > 各自在上升及下降缘做一次trigger > 他并没有400MHz clock的输入 补充说明一下, 下面这几个就是目前 P4 板子上的 clock generator http://www.icst.com/products/pdf/ics952601.pdf http://www.icst.com/products/pdf/ics954101.pdf 整个板子上有着相当多的 clock 信号都是从这颗发送出去, 其中光是 P4 local bus 这部份就用到 control, address, data 三种不一样频率的 clock, 以 800FSB 而言, control clock 200Mhz (non-DDR), address 200Mhz (有 DDR store 所以会有正倒相两个 clock out), data 400Mhz DDR (所以 也是两个 clock out), 但仅管是这样, 还是有部份频率 由 MCH (北桥) 产生, 像 AGP 就不是这颗 generator 在管. 不过 915/925 跟以往的 865/875 有点不一样, control 跟 address 看来用的都是同一个 sync clock 再由 MCH 产生, 只是 FSB 用的 store clock 信号还在, 也还是很高.. 而 common clock 与 store clock 两者作用上的差别有点像 AGP 後来的 4x 与 8x 规格的运作, 反正简单来说, clock 不是只有一组, 只是 PLL 的动作都是锁定在 common clock 的 phase 上而已. http://www.motherboards.org/files/techspecs/agp30SpecUpdate06-21.pdf 还有像 RDRAM control & data bus clock 间的运作也是这样, 主要的理由只是数位电路上不太可能实做 QAM 那类的调变法, 在一对 clock 上准确的锁定 0 与 180 以外的相角还要锁定 的很准确, 去实做这样的东西的成本, 不如另外再打两组更 高频的 clock 去 sync 还快一点. -- 手上没有实际的主机板设计图佐证, 大概就是这个样子, 有误之处请其它高手不吝指正谢谢.. 石室施氏，嗜食狮。誓食十狮，适十狮适市。施使矢势，使十狮逝世。 适食十狮，始识十狮，实是石狮，试释是事。 -- ╭┼ Origin: 幽谷˙反地球联邦组织 aeug.twbbs.org ┼┘ Author: dolphi 从 192.168.2.2 发表