※ 引述《timer000 (祝我们平安^_^)》之铭言： : 小弟已在RF领域工作数年, : 研究所的专精比较偏电磁学领域, : 电子学大学有读,但是这几年忘了很多 : 前几天主管突然要我跟大家报告, : 为何再调LOAD PULL时, : PAE好,ACLR就会差的原因(也就是线性度差) : 结果小弟花了许多时间, : 找到的资料都是对具体现象的描述, : 还回去重念电子学,结果发现电子学几乎没提到线性度的问题 : 连三阶谐波都没提到= = : (我念到CMOS放大器如何组成,对线性度的问题,几乎没讨论) : 当3G PA(A类PA)接近饱和区时,Pdc会降 : (但为什麽会降,找不到什麽具体的资料) : 当3G PA接近饱和区时,线性度会降 : (有资料提及,这和元件特性非理想有关 : 各频率会有不同的GAIN值,但为何越远离饱和区,这问题就会变小?) : 想请问各位,有没有更好的说法> < : 这两天都躲在家里K书,还找不到什麽答案... 建议楼主可以从PA circuit design 看，一般RF system比较少讨论这一点，这问题属於P A design的基本概念，所以paper上通常都不会讨论这概念。 简单的回答楼主的问题。 首先， PAE = （Pout - Pin）/ Pdc Pdc 基本不变，假设你的bias都fix 了，唯一可以提升PAE的就是increase Pout， 这应 该很明显。问题就出在这。当你的讯号大到一定的程度时，你的 peak to peak 讯号会 c lipping。这clipping 就产生了 non linearity 因而导致 ACLR performance 下降。 我懒得打太多，如果想要很仔细的理解的话，建议楼主从基本的PA circuit level desig n 下手会比较简单。只要看懂了 classA 和 B 应该就OK了。公式自己推一推就不难解释 这问题了。 希望有回答到你的问题。 -- Sent from my Android --

※ 发信站: 批踢踢实业坊(ptt.cc), 来自: 166.170.50.197 ※ 文章网址: https://webptt.com/cn.aspx?n=bbs/comm_and_RF/M.1437377068.A.C54.html