作者iiiikkk (东森媒体科技)
看板comm_and_RF
标题Re: [问题] PLL的怪现象
时间Sat Oct 15 09:36:47 2011
※ 引述《tjyee (gg)》之铭言：
: 大家好,小弟目前在设计PLL,PFD是使用一种没有glitch的架构,意思是说当电路锁定时,
: up讯号为持VDD,dn维持gnd,但我实际模拟时发现最後锁定时,dn讯号会有冲到VDD的细长
: 讯号,up则没有,拉近看VCO除频回来讯号与reference clock做比较发现除频讯号真的比
: reference快一点点,不知道各位有没有遇到相同问题,另外想问的是LC tank VCO在
: ADS模拟与hspice模拟频率不太一样,是一般都有这种问题,还是我模拟方式可能有错?
: 谢谢大家!!
如果你采用的是消除dead-zone的PFD
理论上,当phase接近时应该up跟dn都会看到pulse
但事实上,由於up跟dn会有发生delay的时间差,
所以才会看到最後锁定时,发生charge injection现象,
让除频讯号跟reference讯号无法对齐
所以通常都是会塞一个transmission gate,让up跟dn两者看到的delay相同
另外,hspice与ADS两者分别是时域分析与频域分析,理论上解出来的解多少有误差
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◆ From: 123.195.52.202