作者hmlin (hsiumin)
看板comm_and_RF
标题Re: [问题]Verilog写的除频器动作不能...
时间Wed May 14 23:29:39 2008
※ 引述《finalhaven (爆炸神威)》之铭言：
: 这是我的verilog程式码
: ========================
: module clk_div(clkin,div_clkout,reset);
: input clkin;
: input reset;
: output div_clkout;
: reg [9:0]q;
: reg div_clkout;
: always@( posedge reset or negedge clkin)
: begin
: if(reset)
: div_clkout = 0;
: else if (q == 16)
: div_clkout = ~div_clkout;
: else
: q=q+1;
: end
: endmodule
: =========================
你的q没有initial值 所以会是unknow
既然是unknow 就不会有+1的问题 unknow+1还是unknow
所以也不会有q==16的功能
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 122.116.76.194
1F：推 Jkson:在seq 电路 要使用non-blocking还有要给一个218.168.199.231 05/15 00:21
2F：→ Jkson:初始值 或是在if reset下 加 q<= 10'b0;218.168.199.231 05/15 00:22
3F：推 yyuto:真好 想当初我刚学的时候 也是想了很久= = 61.64.235.210 05/15 07:56