作者jalamorm (加拉摩)
站内Programming
标题Re: [问题] Verilog中 always语法的问题
时间Thu Oct 30 20:10:52 2008
我不知道问题在哪，
但是为了防止有 latch 产生，
建议把 if-else statement 改成完整的写法。
always @(f)
begin
if (f[25] == 1'b0)
output = f + s4 + s3;
else
output = f + s3 + s5;
end
--
※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 118.167.77.7