作者SIGNAL2017 (信号)
看板Grad-ProbAsk
标题[理工] 计组张凡 latency
时间Sun May 6 00:44:46 2018
https://i.imgur.com/rQ98rwW.jpg?2
想请问这很基本的题第79的(1)(2)选项，我大概知道错在哪，只是我想更厘清一下我的
观念有没有错，(1)选项来说不知道可不可以说是latency绝对会大於1 clock，所以不
能选[我知道一定不会是1 clock，但是我想知道是不是一定大於1];(2)选项我知道无法
改善latency，但是不知道可不可以想成latency不会减少反而一定会增加[且不会不变?]
，不知道以上我的观念有无错误，谢谢。
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1F：推 leo0519: latency是指指令进去到结束的时间 05/06 02:42
2F：→ leo0519: 所以pipeline latency是5cycle 05/06 02:42
3F：→ leo0519: 应该说做完一个指令要花多少时间 05/06 02:43
4F：→ leo0519: pipeline会因为有hazard之类的反而使一个指令完成的时间 05/06 02:46
5F：→ leo0519: 变更长 05/06 02:46
6F：→ SIGNAL2017: 那请问2选项无帮助指的是不改变还是会增加所以没帮助 05/06 03:03
7F：→ SIGNAL2017: ？ 05/06 03:03
8F：推 TWkobe: not only but also 是不仅...也 05/06 06:46
9F：→ TWkobe: 不是没帮助 pipeline最大好处就是产能 05/06 06:47
10F：→ TMDTMD2487: 这里的latency是实际指令的生命周期理所当然不会只有 05/06 12:38
11F：→ TMDTMD2487: 一个clock，另外pipeline register需要多出来的时间所 05/06 12:38
12F：→ TMDTMD2487: 以latency跟single cycle machine比一定比较长 05/06 12:39
13F：→ SIGNAL2017: 了解 感谢 05/06 12:44
14F：推 maple205: 简单说latency就是单个指令需要的时间 05/06 16:08
15F：→ maple205: 而pipeline不会让它变短，只是让多个可以同时做 05/06 16:09
16F：→ SIGNAL2017: 谢谢m大 05/06 22:54