作者Mincky (Mincky)
看板Grad-ProbAsk
标题[理工] 计组 edge-trigger的问题
时间Fri Feb 2 14:51:02 2018
想请问各位高手，刚刚在看观念题，
我知道edge-trigger在实作上是一个
clock前段作写後段作读。
为什麽single-cycle machine的
data memory必须要实作edge-trigger，
然而pipeline machine却不必有
edge-trigger呢？
P.S.原题指的是写入data memory的情况。
想不通，请各位高手解答，感谢！
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※ 发信站: 批踢踢实业坊(ptt.cc), 来自: 111.71.220.1
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※ 编辑: Mincky (111.71.220.1), 02/02/2018 14:53:32
1F：推 TWkobe: 因为single cycle machine 用clock的edge来判断 02/02 14:57
2F：推 TWkobe: 再想想为什麽pipeline怎样保证每个stage的完成? 02/02 14:59