作者crystallove (Garin)
看板Grad-ProbAsk
标题[理工] 计组 pipeline signal
时间Sun Dec 24 11:49:04 2017
想请问一下这一题
我搜寻很多文章也有讨论过这题
但还是无法厘清
我的理解与解答有点落差
想了解我哪里的理解有误
恳请大大帮忙解答
https://i.imgur.com/y6Rv5gh.png
https://i.imgur.com/PYhFEoG.png
https://i.imgur.com/Six8Vdz.png
1.第3小题 c5一开始的signal
答案Stall=0
IF ID EX ME WB
sub add lw add sll
我的理解是在c5一开始
Hazard detection unit还没收到ID/EX.MemRead前
Stall还是前一个cycle的讯号
收到後才改设为1
如果这样的理解没错
那Src1与Src2一开始应该也是前一个cycle的讯号
因为Forwarding unit也需要先收到EX/MEM.Write後才改Src1与Src2
所以答案应该是
c4的Src1=10，Src2=00
(add与sll有EX hazard在rs)
之後才改为c5的Src1=10，Src2=11
(lw与add有EX hazard在rs)
2.第4小题 c6一开始的signal
由於c5侦测到load-use
所以把ID/EX的signal全部清为0
此时c6的EX阶段是要跑NOP
IF ID EX ME WB
sub add NOP lw add
Stall依上面的理解一开始是1
之後才变回0
Src1，Src2答案应该为一开始
c5的Src1=10，Src2=11
(lw与add有EX hazard在rs)
之後才改成
c6的Src1=10，Src2=00
(NOP与lw有EX hazard在rs)
(NOP实质上是add的data但signal清为0)
张凡是把答案改为Src1=10，Src2=00
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1F：→ WeiChunYe: 符合
交大电机神人快教我这题
※ 编辑: crystallove (180.217.254.71), 12/24/2017 13:04:13
2F：推 asus0407: 这个观念我也想理解+112/24 22:27
※ 编辑: crystallove (180.217.254.71), 12/25/2017 17:50:27
※ 编辑: crystallove (180.217.254.71), 12/27/2017 09:24:20