大家好， 目前我在尝试合成一份很多子电路的Top module， 我目前的做法是先将子电路合成完後输出ddc档， 然後在合成Top module时吃那些ddc进来进行合成，但目前遇到一些问题 1.如果没有把那些子电路set_dont_touch 那麽在合成时内部就会被优化，导致後续LEC比对 无法通过 2.如果将子电路set_dont_touch又会产生出SEQGEN以及GTECH_NOT在最後的netlist里面 3.也有尝试过DC的set compile_keep_original_for_external_references也没办法解决 不知道有没有人有遇到一样的问题，或是有对应的解法，可以让LEC通过 感谢各位 --

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