作者spurslover (肥宅最後希望)
看板Electronics
标题[问题] 逻辑合成後的电路无延迟
时间Sun Jul 4 23:42:51 2021
不好意思想请教一下各位
目前我将一个已通过testbench 的RTL code 做逻辑合成syn档案也有顺利产生
在我的了解中
应该也就是说有顺利合成为logic gate的形式
应该在通过逻辑闸的时候要有延迟产生
但是我在观察波型档的时候却发现没有延迟跟合成前的电路delay一样
想请教各位请问这种情况是有可能的吗？
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1F：推 Max112358: 有制程档吗？07/05 00:33
2F：→ spurslover: 有引入07/05 00:39
3F：推 mmonkeyboyy: No07/05 02:21
我後来想想可能是在syn档那边产生错误
想请教各位该如何检查syn档的错误因为在RTL code部分我确定是正确的
因为syn是直接由dv 那边产生的实在不知道该如何debug
※ 编辑: spurslover (1.200.180.207 台湾), 07/05/2021 02:35:10
4F：→ hank821017: 有产生sdf然後贴(annotate)回去吗07/05 03:55
5F：推 tkhan: no specify拿掉,贴sdf,书要看仔细07/05 09:49
t大不好意思我不太懂你这句的意思～
因为我目前检查syn是从xshell 这边看有没有warning
※ 编辑: spurslover (1.200.117.132 台湾), 07/05/2021 13:26:19
6F：推 arron860306: sdf有没有annotate07/05 14:54
一直都有引入
刚刚使用zoom in之後才发现有延迟
在一开始没有观察出来
谢谢各位
※ 编辑: spurslover (1.200.117.132 台湾), 07/05/2021 15:07:16