作者chinsun ()
看板Electronics
标题[问题] Vivado 的Serial问题
时间Sun Mar 10 08:09:35 2019
嗨大家好
我正在做一个FPGA的小专题
目前的作法是，先在python计算产生资料後（196*196的矩阵）
再贴到verilog电路里面实现剩下的部份
但是矩阵实在太大板子跑不动（板子是Basys3）
所以想说是不是可以在Python计算完後，将矩阵每行分别传入板子
板子将结果传回电脑，再接受下一行的196 bits资料
这样板子里需要暂存的空间只要196 bits
我上网查了python 和basys3的Serial作法
但都看不是很明白QQQQ 只有查到Python->终端机，或FPGA->终端机的作法
没看到合在一起的
本来以为可以这样：python <---> 终端机 <---> FPGA
但这样似乎会堵车
请问有人做过类似的事情，或有什麽建议吗
感谢
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1F：→ ahoyhoy: 每个array cell是几个bits? 03/10 21:48
2F：→ chinsun: 每次传输是196 bits 03/11 01:33
3F：推 star99: 用一个FIFO缓冲看看 03/11 08:00
4F：→ furio: XC7A35T的ram有1.8mb,你才用40kb,应该够用才对 03/11 09:20
5F：推 eecheng87: 好奇问个，你在玩pynq吗 03/11 23:40
6F：→ chinsun: 没有QQ满想试试pynq的，的学长说先用手上的办在试试 03/12 02:34
7F：→ chinsun: *板子 03/12 02:34
8F：推 a95162: 应该是够吧！你需要的是一个Buffer来Hold值 03/12 21:28
9F：→ a95162: 另外，我用过PYNQ；不过做好要把ZYNQ弄到很熟，不然PYNQ 03/12 21:30
10F：→ a95162: 其实没简单到哪去～xD 03/12 21:30