作者the00772000 (孤枭云轩)
看板Electronics
标题[问题]verilog 语法问题 +:的意思?
时间Sat Dec 24 15:22:58 2016
如题
目前在使用Xilinx FPGA做研究
在Vivado的IP Block Design中,我使用AXI-Lite
在他的code里面,出现
slv_reg1[(byte_index*8) +: 8] <= S_AXI_WDATA[(byte_index*8) +: 8];
想问一下+:是什麽意思? [(byte_index*8) +: 8]这段的意思是??
感谢各位帮忙
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1F：→ hsnuyi: [0+:8] 等效 [0:7] 或是 [7:0] 看原先那个variable是如何 12/24 15:47
2F：→ hsnuyi: 定义的 12/24 15:47
所以+:是减1的意思?
像是[7+:2]就是[7:1] ??
※ 编辑: the00772000 (140.115.73.194), 12/25/2016 00:36:59
3F：→ hsnuyi: [7+:2] 是 [7:8] 或 [8:7] 12/25 01:31
4F：→ hsnuyi: [a+:b] 等效 [a:a+b-1] 或 反过来 12/25 01:36
哦哦,这样写我就懂了
十分感谢您:)
※ 编辑: the00772000 (140.115.73.194), 12/25/2016 03:41:23