作者kai1203 (kaikai)
看板Electronics
标题[问题] verilog 产生三角波
时间Tue Apr 12 01:50:07 2016
各位版上高手大大好
小弟目前正在自学verilog
目前想要产生一个正常的三角波
网路上找到很多资料显示
观念是很简单的递增递减
但我还是不懂当数到顶点要开始递减时
这部分程式该怎麽弄
另外如果被规定自己输出的三角波频率为1Mhz
这样又要如何下手
不好意思新手请多指教
谢谢大家
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1F：推 tkhan: counter + 查表 04/12 08:15
2F：推 obov: 楼上让我想起以前人家搞SSC 的方法QQ 04/12 12:21
3F：推 bxxl: 一般counter是每次+1,递减就每次-1, 也就是可以往上也可以 04/12 13:09
4F：→ bxxl: 往下数的counter. 或者再延伸为每次可以+X或-X 04/12 13:09
5F：→ bxxl: 然後你需要一个反转的逻辑,如果原方向的结果会overflow, 04/12 13:12
6F：→ bxxl: 就取反向的结果 04/12 13:13
7F：→ bxxl: 举例3bit, 0~7, 7+1=8为overflow, 那就要取7-1=6 04/12 13:14
8F：推 bxxl: 所以你需要记住目前的值跟目前的方向 04/12 13:16
9F：→ palapalaqoo: keyword: DDS ,业界作讯号源的方法 04/12 15:03
10F：→ palapalaqoo: Direct Digital Synthesis 04/12 15:04