作者di7101483 (d)
看板Electronics
标题[问题] 关於fpga基本的问题
时间Thu Nov 6 23:02:35 2014
大家好
本鲁最近再研究fpga，但身边实在没有人可以问
所以麻烦各位了
我想要在fpga产生一个2M的clock
经过努力google後似乎要写一个除频器
以下是google到的网页
http://www.cnblogs.com/oomusou/archive/2008/07/31/verilog_clock_divider.html
假如PFGA的振荡器是50M，那就是除以25会等於2M
问题一、
程式有一段是这样写的
module divn (
11 input clk,
12 input rst_n,
13 output o_clk
14 );
我知道clk就是接50M的振荡器
但是rst_n 要接什麽东西?
问题二、
16 parameter WIDTH = 3;
17 parameter N = 6;
上面写N为要除数(以我要的2M为例，N = 50M/2M = 25)
WIDRH为计数器的宽度，但是计数器的宽度要怎麽算(若以2M为例)
感谢各位~~
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※ 编辑: di7101483 (140.118.181.41), 11/06/2014 23:04:04
※ 编辑: di7101483 (140.118.181.41), 11/06/2014 23:06:12
※ 编辑: di7101483 (140.118.181.41), 11/06/2014 23:06:45
1F：→ di7101483: 我还有一个问题 写好的程式想要在电脑上验证 11/07 00:23
2F：→ di7101483: 是不是一定要有RS-232 因为 DE0-nano 没有rs232的接头 11/07 00:23
3F：→ TripleC: rst_n不就是reset_n? @@ 11/07 12:30
4F：→ TripleC: 25 不就给 6-bit就好? 2^5? 11/07 12:32
5F：→ di7101483: 请问reset的问号从哪里来?(抱歉我真的没学过 11/07 13:06
6F：→ di7101483: 所以问题很蠢 = = 11/07 13:06
7F：→ palapalaqoo: connect to vcc 11/07 13:42
8F：→ palapalaqoo: wire reset_n=1; 11/07 13:43
9F：推 pikachu2005: 数位电路需要reset，因为电路初始状态是未知 11/07 19:20
10F：推 b9002053: 接板子上的reset或按钮 11/09 23:38
11F：推 s940556: FPGA要产生clk请多利用pll，可以省下之後许多麻烦 11/10 11:00
不好意思，请问PLL搜寻的关键字是? 不会是锁相回路吧
※ 编辑: di7101483 (140.118.181.41), 11/10/2014 15:32:23
12F：→ di7101483: 好像还真的是锁相回路 11/10 15:37
13F：推 bxxl: PLL本身就是关键字 11/10 16:24
14F：推 s940556: 是的，你使用FPGA所以我会建议你用pll。如果要asic你gene 11/10 16:30
15F：→ s940556: rated clk要设定好。 11/10 16:30