作者yuxike (非人哉)
看板Electronics
标题[问题] 关於正负缘触发的问题
时间Tue Sep 2 11:26:22 2014
正负缘触发应避免同时使用
不然会有clook skew的问题
这"同时"的定义让我疑惑
假设有一个clk1的clock
如果RTL code 中有两个always
ex:
always@(posedge clk1)
always@(negedge clk1)
两者里面所触发的电路不同
这样算是同时吗?
会这样问是因为正负缘不会同时发生
我现在想让FSM和Memory共用同一个clock(两者都是正缘触发)
我想在clock负缘的时候就先抓memory的输出给逻辑电路先做运算
这样下一个正缘来时就可以直接抓取运算结果
因为我不想要倍频 不晓得可不可以应用正负缘来实现
谢谢大家
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1F：推 Baneling: 可以 但verilog要写好 两个always block的IO要写好 09/02 12:09
2F：→ Baneling: 在DC合成的时後可以check report 09/02 12:10
3F：推 Leadgen: 长Tree的时候，delay可能不一样(skew)，造成同时触发。 09/02 18:26