作者ul4ej9 (有没有这麽无聊阿)
看板Electronics
标题[问题] 如何把数位讯号灌进FPGA里做验证
时间Tue Jun 3 16:54:47 2014
我用verilog写了一个电路
然後把他烧进FPGA里面 型号是ALTERA DE3
这个电路有18个bits的input 1个clock
还有3bits的output
我把这些PIN脚都接到FPGA的GPIO里了
请问
我需要一个取样频率为48k Hz的18bits输入讯号
我该如何产生的这讯号然後灌进input里面
然後如何验证波形
logic analyzer可以做到吗
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※ 发信站: 批踢踢实业坊(ptt.cc), 来自: 163.22.18.24
※ 文章网址: http://webptt.com/cn.aspx?n=bbs/Electronics/M.1401785689.A.864.html
1F：推 appendixisu:拿另外一片FPGA版写一个产生器 产生输入讯号!!~?? 06/03 18:09
2F：→ appendixisu:这样可以吧??? 06/03 18:09
有, 我有想到这一个方法 不过我们实验是只有一片
要跟其他实验室的借或是把产生器写在同一个板子上囧
所以想问问看还有其他方法吗, 没有应该就用这个方法了
3F：推 bxxl:这东西的介面你一开始没想好吗? 如果要用在类比,就要先A/D 06/03 18:25
4F：→ bxxl:如果用在数位,也要看你input是要同步讯号或非同步讯号 06/03 18:26
5F：→ bxxl:如果视同一棵ic里的不同module, 那就直接用verilog再写一个Tx 06/03 18:27
6F：→ bxxl:如果是外面非同步讯号,那你还得先做clock同步之类的 06/03 18:28
input的取样频率是48k Hz, 跟里面的Clock频率是一样的
然後18bits是从外部parallel-in的
※ 编辑: ul4ej9 (163.22.18.24), 06/03/2014 19:06:15
7F：推 appendixisu:只要不是来自於同一个clock来源 就算他频率一样 06/03 19:08
8F：→ appendixisu:也不能算是同步讯号 06/03 19:08
9F：→ lovepy:只要你的logic analyzer可以产生你要的讯号灌进去就可以阿 06/04 10:05
10F：→ lovepy:不然就做在同一个FPGA上 还能骗人家你说电路能自我测试= = 06/04 10:07