作者ericbao (小小包)
看板Electronics
标题[问题] Cadence环境Verilog-A co-simulation
时间Thu May 29 19:18:31 2014
各位好
目前在Cadence环境下使用ams(Spectre)模拟器做模拟
模拟的电路中有些区块是schematic电路，有些是Verilog-A的behavioral model
前阵子共同模拟没有问题
但过了段时间，印象中没有动到什麽设定
最近一样的Analog Design Environment(ADE)设定却出现error
google许久也反覆check设定也找不出问题
想请教一下各位可能的解决方式
谢谢！
以下是error资讯
[icfb视窗上]
http://i.imgur.com/X6DKKwd.jpg
[Simulation.log]
http://i.imgur.com/ScvvpeW.jpg
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1F：→ ery001:如果没有verilog而只有verilog-A,建议不需用ams 05/29 20:02
2F：→ ery001:直接用spectre就可 05/29 20:03
3F：推 mmonkeyboyy:去input.scs下看看出了什麽问题 05/30 04:17
4F：→ mmonkeyboyy:我觉得是你的stimuli有错 05/30 04:18
5F：→ ericbao:全部的block都是schematic的时候可以顺利run，但只要有 05/30 14:11
6F：→ ericbao:一个block换成verilog-A，上面的error就出现 05/30 14:12