作者Zephyr750 (红莲西风750)
看板Electronics
标题Re: [心得] verilog code 语法心分享
时间Mon May 2 00:16:35 2011
※ 引述《Zephyr750 (红莲西风750)》之铭言：
: 先说我不是高手！但是在verilog中略有心得
: PTT的C_CPP版得知Programing版
: 在Programing版讨论HDL串中发现此版
: 小小的浏览一下发现对於verilog有很多讨论
: 就想在此与版友分享
: ----------------癈话完毕--------------------
吃光光
: 以上，应该可以应付很多新手观念上模糊的问题了！
: 之後只要依一开始讲的方向去做，合成完看RTL、synthesis report的时间估计
: 以及档案之间的变化，慢慢的就可以成为高手了！
: 而合成的过程也可以在coding时掌握住！也就有写元件的感觉了....
: 在那时，如果有人问你，你可以说「我不是高手！不过略懂..」
: 跟别人分享心得，互相成长！
本篇完全只是想补足之前随手写的一些资料
以全华翻译的《Verilog HDL》（中文本）做为参考资料
1. = 与 <=（P.7-9）
=：依序执行
<=：安排执行顺序不受叙述前後位置影响
2. ~ 与 !（P.6-10）
!：逻辑上的"NOT"
~：逐位元相反（1的补述）
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 219.81.203.212
※ 编辑: Zephyr750 来自: 219.80.134.121 (05/02 15:56)