作者jfsu (水精灵)
看板Electronics
标题Re: [请益] poly电阻疑问
时间Sat Jan 8 15:32:15 2011
※ 引述《divhexa (迎风)》之铭言：
: 最近刚接触TSMC 0.18um制程，对於其中poly电阻的部分有点疑问
: 由於我想使用poly电阻作为resistive load
: 因此希望电阻变异的值越小越好
: 查过TSMC.18um制程manual
: 发现n+ poly w/o silicide的片电阻变异量最小，约正负10%
: 而p+ poly w/o silicide片电阻变异量稍微比前者大一点，约正负14%
: 但是之前有在国外讨论区看过一些讨论串，是说p+ poly电阻match得较好
: 因此我有两个问题：
: 1. 请问所谓 "p+ poly电阻match得较好" 是指两个电阻间的比例是否match吗？
不是，match是指为避免因制程变动而导致你的元件失去其电气特性。
好比你在画电阻或MOS时，都会在两旁加画一些dummy电阻或MOS。
如果一时之间忘了摆上这些dummy元件，在使用n+会惨遭制程变异的毒手比p+还来得大。
: 2. 如果我想得到较精准的电阻值，是应该选用n+ poly w/o silicide吗？
0.18um制程应该还不用考虑WPE(well proximity effect)与LOD(lenght of diffusion)。
基本上，如果你是要用在能隙参考电路(Bandgap reference)或是分压电路
(votage divider)，建议还是用n+的。
另外也请考虑到电压与温度的变异。
: 希望有人能解答一下
: 谢谢
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在台湾，何谓R&D工程师?
1.Reverse and Decap :IC反相工程，去胶，打开封装，拍照，复制电路布局。
2.Resign and Die :没死的就操到辞职，没辞职的就操到死。
3.Rework and Debug :计画永远跟不上变化，变化永远跟不上老板的一句话!
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◆ From: 59.116.3.111
1F：推 mos888tw:请问LOD在做posim时会有model套入吗? 01/08 18:29
2F：推 jacobliu:为什麽建议用N+?上述电路的电阻不是都是用在比值上吗? 01/08 21:21
3F：→ jfsu:好像bsim4(?)的model才有，忘了~ 01/09 10:41
4F：→ jfsu:考虑制程变动的影响 01/09 10:42
5F：→ Mauder:若应用在元件值比值上的电路 应该是套用device matching的 01/09 21:52
6F：→ Mauder:特性 不是devcie本身的制程变异量 我记得以matching来说 01/09 21:53
7F：→ Mauder:TSMC提供的制程资料说明p+ poly w/o silicide比n+ poly w/o 01/09 22:01
8F：→ Mauder:poly来的好一些 但这是指正常使用device matching layout的 01/09 22:03
9F：→ Mauder:情形得到的结果 01/09 22:03
10F：→ Mauder:写错了 是n+ poly w/o silicide才对 01/09 22:09
11F：推 jacobliu:谢谢分享 01/14 00:12