作者kasl (小麻雀)
看板Electronics
标题[问题] STA 分析 latch path 的问题
时间Fri Dec 3 01:32:23 2010
我有个电路架构是 ram -> latch -> reg
其中 ram 是反相的 clock, 其它是正相的 clock
所以 ram -> latch 只有 half cycle, ram 到 reg 是 1 1/2 cycle
这我可以理解
但我用 PrimeTime 去分析时
ram 到 latch 的 D 也是 half cycle
从 latch D or G 出来的 data path 是 1 cycle + borrow timing
这个我就不懂了 不知是 PrimeTime 是怎麽看待像这种电路架构的
还请各位先进指教 谢谢~
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