[恕删] : → sasako:c也可以define 可以参数化 对我个人而言 很习惯这样写.. 09/30 22:24 我知道C也可以参数化， 但这会比Verilog/SystemVerilog的参数化方便吗？ Verilog/SystemVerilog不需要这麽多的复制贴上。 举个例，如果有个top module，它instantiates多个submodules， 如果这些submodules当初也是用Verilog/SystemVerilo参数化， 那只要改top的parameter，就可以了。 C也许是，动了一个参数，sub-modules都要个别去重新产生新的code、 复制贴上。 小的design，这样作也许还OK。大design，这不是麻烦、易错吗？ 所以我喜欢能用Verilog/SystemVerilo就用它解决， 剩下的才考虑用C解决。 : → sasako:在配合UltraEdit的编辑 很容易达成 ... 因为用你的方法 09/30 22:26 : → sasako:我还要去参考一些文件 且要担心dump出来的东西太大 09/30 22:27 看文件很难吗？ 如果认为要看文件就是很麻烦的事， 我想这有时会是会阻碍人进步的。 另外为何你认为展开array，会比不展开dump出来的档案还大？ 我反而认为应该是差不多。展开的写法会比不展开省在哪里？ 除非你的意思是说，用我说的那个方法会dump所有array， 用展开可以只展开要dump的部分。 但FSDB其实也有指令可以dump指定array。 : → sasako:反正为了debug 读进 写出有没有错误 觉得不需要太复杂 09/30 22:28 : → sasako:复制贴上 应该不用5秒钟..重点只在於我想直接快速拉讯号线 09/30 22:30 : → sasako:作debug而已.. 09/30 22:30 : → sasako:假如我今天要把他做成IP来使用 才会去把所东西参数化 09/30 22:31 现在SoC设计讲reuse，参数化是好习惯。 : → sasako:且公司会有很多design rule需要遵循 SystemVerilog就是不行 09/30 22:41 : → sasako:作为design的使用的语言 不过可以运用在验证model pattern 09/30 22:42 : → sasako:或许你以後适合验证 毕竟这种人比designer还少.. 09/30 22:45 我反而觉得我不太会用SystemVerilog的验证的部分， 而是我比较熟SystmVerilog比Verilog多的设计能力。 例如SystemVerilog淮许IO port是2D以上的array， 这在Verilog是不支援的。 : → sasako:SystemVerilog的确是可以像C一样 精简code 但是公司很多 09/30 22:48 : → sasako:tool不吃他的语法 这样作最後只是自己搞自己而已 09/30 22:49 : → sasako:作为designer要非常小心 写你有把握的写法 要确定他可以相 09/30 22:50 : → sasako:容於每套tool 不要让後面的人难做... 09/30 22:51 的确太新的东西一时之间不会普及，这是一个要评估的问题。 但一个较新、较好的方法，会随者时间逐渐普及、被人接受。 否则Verilog就一直停留在1995就好，何必出个2001、2005， 或它的後继者SystemVerilog？ -- 信佛的人要知道：佛绝不会说谎。但请把握时光。 法灭尽经： http://www.cbeta.org/result/normal/T12/0396_001.htm 共勉之。 --

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