作者Acme ( )
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标题Re: [问题] design compiler後counter(计数器)总是 …
时间Thu Aug 19 21:42:15 2010
※ 引述《zxvc (众生都是未来佛)》之铭言：
: ※ 引述《zxvc (众生都是未来佛)》之铭言：
[恕删]
: 上面这一句话不正确。事实上DFT Compiler真的可以产生这种各clock domain
: 各自串scan chain的方法。也就是这个指令：
: set_scan_configuration -clock_mixing no_mix
: (要配合这使用：
: set_dft_configuration -fix_clock enable
: )
: 然後DFT Compiler会帮不同的chain各自产生一个toplevel port，
: 作为不同clock的输入。
: 那些clock ports是要接到如测试机台的clock generator，
: 也就是说在testing时，除频的clock不是chip内部DFF除频器产生的。
: 而这些clocks是用多工器接到原先
: functional mode circuit的clock pins上。
: 比如说有个DFF，在functional mode是用内部DFF除频器作clock，
: 在testing mode是用测试机台的clock，所以要用多工器去选。
: 所以说DFT Compiler并不是完全不能处理DFF除频器。
您说的case是 Stuck at fault :
每条 scan 的 clk 是外灌的，当然不同chain就会有不同scan clk
而同一条 chain在 Shift In /Capture/Shift Out时，
都是用同一个外灌的 scan clk
基本上，这个case不会遇到太多麻烦...
但是at speed 的话 :
同一条 chain，在 shift in/shift out时，是用 scan clk (外灌的)
可是在launch/capture时，是用 normal clk
而一般 normal clk 大部份都用 PLL 除出来的
所以才会遇到麻烦...
: : [1] Synopsys Inc., "DFT Compiler Scan User Guide,"
: : Version C-2009.06, July 2009.
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◆ From: 114.32.239.249
1F：推 zxvc:之前我不太了解"at speed testing"，现在再看一次Acme大的文 08/19 22:24
2F：→ zxvc:章终於了解问题的所在。问题在funcational mode(也就是Acme大 08/19 22:25
3F：→ zxvc:所谓的normal (mode))，internally generated clock可能会无 08/19 22:28
4F：→ zxvc:法产生active edge，使得接到该generated clock的flip-flop 08/19 22:29
5F：→ zxvc:无法capture。 08/19 22:29
6F：→ zxvc:如果只给一个capture clock，顶多让"除2 clock"会有active 08/19 22:32
7F：→ zxvc:edge。 08/19 22:32
8F：推 zxvc:虽然TetraMAX可以设定多个capture clocks，但上限只有10个。 08/19 22:36
9F：推 zxvc:我前面有打错字：funcational，应该是functional。 08/19 22:41
10F：→ zxvc:谢谢Acme大。 08/19 22:42
11F：推 TripleC:这一系列可以收了 08/19 22:51
12F：推 zxvc:不过，我刚才又想到，好像有解决的方法，只是我不知道 08/19 22:51
13F：→ zxvc:DFT Compiler & TetraMAX支不支援。就是，在除频clocks加Muxs 08/19 22:53
14F：→ zxvc:。这些2-to-1 Mux一个source是接到functional mode的clocks， 08/19 22:55
15F：→ zxvc:另一个source是接launch/capture讯号。 08/19 22:55
16F：推 zxvc:抱歉，我上面忘了考量到scan clock。所以需要3-to-1 muxs。 08/19 22:58
17F：→ zxvc:test_mode可能是两个bits的port，比如00是functional mode， 08/19 22:59
18F：→ zxvc:01是scan mode，10是launch/capture mode。 08/19 23:00
19F：→ zxvc:不知这样有没有问题。 08/19 23:01
20F：→ ViewMoon:不同chain可以有相同DFT clk,也可以同一chain混不同DFT 08/20 23:11
21F：→ ViewMoon:clk,但要用 lockup latch之类的方式解决潜在的skew问题 08/20 23:13
22F：→ ViewMoon:at-speed在capture时是用normal clock,此时并不限制 08/20 23:14
23F：→ ViewMoon:normal clk 需为PLL,是generated clock 也不是不能作 08/20 23:15
24F：→ ViewMoon:fixing clock 指的是让它可 controllable 08/20 23:17
25F：→ ViewMoon:以zxvc例子,10时,让除频clock能在capture_en时送出 08/20 23:20
26F：→ ViewMoon:test procedure 能辨认的 clock pulse 即 可 08/20 23:21
27F：→ ViewMoon:BTW,当clock tree fanouts 越大, generated clock 比起 08/20 23:23
28F：→ ViewMoon:gated clock 会显得缺点较多,又当chip要作ATPG的话 08/20 23:24
29F：→ ViewMoon:ripple counter的好处都不存在了,反而显得麻烦 08/20 23:25
30F：→ ViewMoon:没事不要用 ripple counter,除非不作ATPG 08/20 23:26
31F：→ ViewMoon:也不作FPGA 08/20 23:26
32F：推 zxvc:ViewMoon大，为什麽clock tree fanout愈大，generated clock 08/21 12:02
33F：→ zxvc:会比gated clock缺点多？ 08/21 12:02
34F：→ ViewMoon:gating clock可以选择在 clock tree 靠近 source 端作 08/21 13:26
35F：→ ViewMoon:或靠近FF作(ICG),但generated clock只能选靠近source 08/21 13:27
36F：→ ViewMoon:另外是因为generated clock FF/CK 不是 sink pin 08/21 13:28
37F：→ ViewMoon:当fanout 太大造成latency很大时,APR有时怪怪的 08/21 13:29
38F：→ ViewMoon:说真的,若是single phase design,generated clock 都可以 08/21 13:32
39F：→ ViewMoon:简单用 gated clock 取代, double phase design 也行 08/21 13:33
40F：→ ViewMoon:只是麻烦多了,不然 FPGA 怎麽作...还好 synplify pro 08/21 13:34
41F：→ ViewMoon:新版都有 support 这类转换 08/21 13:35
42F：推 zxvc:ViewMoon大上面所说的"怪怪"的是什麽问题？ 08/21 14:21
43F：→ ViewMoon:timing 无法满足,有点像是APR放弃那个CTS了 08/21 15:08
44F：推 zxvc:我之前也听过这种说法，似乎用sync counter(也就是我之前一直 08/21 15:23
45F：→ zxvc:所说的DFF除频器)在APR时处理skew有点困难，只是不知原因为何 08/21 15:25
46F：→ zxvc:，也不知道是否是tool能力限制的问题。 08/21 15:26
47F：→ zxvc:那若改用PLL作除频器会比较容易CTS吗？原因为何？ 08/21 15:28
48F：→ ViewMoon:和 source clock / generated clock 有关, 和 source 08/21 16:01
49F：→ ViewMoon:是否为 PLL 无关 08/21 16:02
50F：→ ViewMoon:skew 部分, 可以去看 ICG 的好处, 大概就可以知道不用 08/21 16:03
51F：→ ViewMoon:ICG 的坏处了, 不过我觉得 fanout F/F 若只有两三千个的 08/21 16:04
52F：→ ViewMoon:话, 应还不致於要使用到 ICG 08/21 16:04
53F：→ ViewMoon:PLL作除频器如前面我推文说的,指的应不是IC 08/21 16:36
54F：→ ViewMoon:generated clock 若要和 source clock 同一 clock group 08/21 16:36
55F：→ ViewMoon:应是确认它在同一 global clock, FPGA 用 PLL 作除频 08/21 16:37
56F：→ ViewMoon:也是可以,但请考量FPGA上的PLL是有限的,我觉得会有这种 08/21 16:38
57F：→ ViewMoon:说法应是未正确设定成同一 clock group, 导致 FPGA 有 08/21 16:39
58F：→ ViewMoon:skew 问题, 又找不出原因, 最後发现用PLL除频解决了skew 08/21 16:40
59F：→ ViewMoon:问题,才会有除频用PLL比FF好的说法 08/21 16:40
60F：→ ViewMoon:至於IC上,若2^N除频明明用几个FF就兜得出来的东西 08/21 16:41
61F：→ ViewMoon:就不会想要用PLL去除频了,因为,PLL cost也很高,power也高 08/21 16:42
62F：推 zxvc:谢谢ViewMoon的回答。 08/23 08:11