作者maxwellee (maxwell)
看板Electronics
标题Re: [请益] 关於除频电路(verilog)
时间Wed Apr 22 02:07:55 2009
请问如果是8倍的话 依然是法A较好吗?
法A:
always@(posedge clk or posedge rst)begin
if(rst)begin
clk2<=0;
end
else begin
clk2<=~clk2;
end
end
always@(posedge clk2 or posedge rst)begin
if(rst)begin
clk4<=0;
end
else begin
clk4<=~clk4;
end
end
always@(posedge clk4 or posedge rst)begin
if(rst)begin
clk8<=0;
end
else begin
clk8<=~clk8;
end
end
--------------------------
法B:
reg[2:0]ct;
always@(posedge clk or posedge rst)begin
if(rst)begin
ct<=0;
end
else begin
ct<=ct+1'b1;
end
end
assign clk8=ct[2]
--
※ 发信站: 批踢踢实业坊(ptt.cc)
1F：推 finalhaven:你法B最後clk8 assign pin 脚 是不是打错拉qq? 04/22 09:33
※ 编辑: maxwellee 来自: 203.68.162.102 (04/22 14:08)
2F：→ lulumic:考虑 skew 及 latency, 法 B 比 A 好, 倒数又比正数好 04/30 13:32