作者Rivendell (人面桃花)
看板Electronics
标题[问题] verilog语法的问题
时间Thu Dec 11 00:18:35 2008
我如果写一个4 bit的full adder
应该是像下面这样写吧
module ADDER(co out in1 in2 ci);
output [3:0] out;
output co;
input [3:0] in1, in2;
input ci;
wire [2:0] w;
FA1 fa0 (w[0], out[0], in1[0], in2[0], ci);
FA1 fa1 (w[1], out[1], in1[1], in2[1], w[0]);
FA1 fa2 (w[2], out[2], in1[2], in2[2], w[1]);
FA1 fa3 (co, out[3], in1[3], in2[3], w[2]);
endmodule
那我如果要在另外一个module里面使用这个full adder
想要在这个full adder里面输入 0 0 0 in[0]和 0 0 0 in[1]相加
还有一个carry in一开始应该是输入1'b0
ADDER ad0(); 括号里面应该要怎麽填啊? in[0]和in[1]是这个新module的输入
麻烦高手指点一下吧 谢谢罗
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 114.45.212.43
1F：推 sasako:{co,out}=in1+in2+ci 书上好像都这样写FA 12/11 01:45
2F：→ sasako:因为你的写法实在有点复杂= =" 12/11 01:45
3F：推 kevinztw:第一行 I/O要用,隔开 12/11 08:59