作者deathcustom ()
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标题Re: [问题] 请问MOS数位逻辑电路的问题
时间Sat Nov 15 19:40:28 2008
※ 引述《Shiva (Shiva)》之铭言:
: smith电子学10.3节的判断方法应该是只适用於PMOS的Source接1,NMOS的Source接0吧?
: 用duality特性来设计很快
: 但如果不是那样的情况(ex.下面的图),而是PUN和PDN无duality特性
: 这样是不是应该用真值表来看呢?
: 下面三个example,麻烦大家帮我看一下推论有没有错
: 还有高阻抗态该怎麽表示呢?
: 感谢!
: ex.
: 1
: │
: │─
: A ─○││
: │─
: │
: │── Y
: │
: │─
: B ─││
: │─
: │
: 0
: 当A:0 B:0 → PMOS on , NMOS off → Y 充电到1
: 1 1 off on Y 放电到0
: 0 1 on on 要看kp和kn的大小来判断Y是充电或放电
: 1 0 off off Y 是高阻抗态
: 假设kn>kp,所以A:0 B:1 时 Y放电到0
: 由卡诺图:
: ─────
: │B\A│0│1│ 请问高阻抗态时要怎麽在图上列?
: ───── Y的式子要如何写呢?
: │0 │1│?│
: ─────
: │1 │0│0│
: ─────
这边基本上没错,但是高阻抗一般用Z,未定值一般用X
: ex.
: 0
: │
: │─
: A ─○││
: │─
: │
: │── Y
: │
: │─
: B ─││
: │─
: │
: 1
: 当A:0 B:0 → PMOS on , NMOS off → Y 放电到0 (MOS的Drain和Source可以互换)
: 1 1 off on Y 充电到1 (MOS的Drain和Source可以互换)
: 0 1 on on 要看kp和kn的大小来判断Y是充电或放电
: 1 0 off off Y 是高阻抗态
: 假设kn>kp,所以A:0 B:1 时 Y充电到1
这里应该没错
(但是kn>kp会充电到1这点有问题,基本上这种状况就是X,
因为实际上不会到1,会在中间某点)
: ─────
: │B\A│0│1│ 同上面的问题
: ───── 请问高阻抗态时要怎麽在图上列?
: │0 │0│?│ Y的式子要如何写呢?
: ─────
: │1 │1│1│
: ─────
: ex.
: B'
: │
: │─
: A ─○││
: │─
: │
: │── Y
: │
: │─
: B ─││
: │─
: │
: A'
: 当A:0 B:0 → PMOS on , NMOS off → Y 充电到1
: 1 1 off on Y 放电到0
: 0 1 on on 要看kp和kn的大小来判断Y是充电或放电
: 1 0 off off Y 是高阻抗态
: 假设kn>kp,所以A:0 B:1 时 Y充电到1
: ─────
: │B\A│0│1│ 同样的问题
: ───── 请问高阻抗态时要怎麽在图上列?
: │0 │1│?│ Y的式子要如何写呢?
: ─────
: │1 │1│0│
: ─────
这个式子很诡异,正常电路绝对不会这样接(这样是自己找死)
除非确定A/B不会不同,要不然这个的output是鬼
: 最後还有个问题就是..
: 我看94年中兴电机考的一个题目
: 考古题解答写了一个化简
: C
: │
: │─ C
: A ─○││ kp │
: │─ │─
: │ → A+B ─○││ kp/2
: │ │─
: │─ │
: B ─○││ kp Y
: │─
: │
: Y
: Y
: │
: ──── Y
: │ │ │
: │─ ─│ │─
: A ─││ kn kn ││─B → A+B ─││ 2kn
: │─ ─│ │─
: │ │ │
: ──── D
: │
: D
: 请问为什麽可以这样化简呢?
这个解答化简说的不清不楚
会给看的人误导
A+B的部分指的是他的逻辑表示式
kp/2 则是因为你两个MOS串连自然的结果(如果导通时,等效k=kp)
至於2kn这点我很不以为然
那是在A跟B都是1的时候,他的等效k才是2kn
这在算delay上面是很重要的
对同样的逻辑闸,每一种不同的input都会有相对应的tp
: 那是不是可以推广成以下:
: C
: │
: │─ C
: A ─││ kn │
: │─ │─
: │ → A*B ─○││ kn/2
: │ │─
: │─ │
: B ─││ kn Y
: │─
: │
: Y
: Y
: │
: ──── Y
: │ │ │
: │─ ─│ │─
: A ─○││ kp kp │○│─B → A*B ─○││ 2kp
: │─ ─│ │─
: │ │ │
: ──── D
: │
: D
要这样想实在不太好,虽然考试时这样想很快
但是建议把数位逻辑为啥会那样,电流流经哪些MOS
哪些导通哪些断路弄通透
(一知半解总是不好的,他为啥要写2kn,kp/2你要弄懂)
基本上对於串连的等效k我认同(差不多就是那样,可以自己去导出公式)
但是对於并连的等效k我非常不赞同
--
◢ υ◣ 老伴啊,我们的孩子孵不出来耶… 、〝◢ ◣ 呜…我没问题啊!
◢◣◢˙ ◣ 你到底吃了什麽? ((◢ ﹊﹊﹊ ◥╯ 是台湾的问题…
◢◤ ◥ ◥ ◤ ╯ 〃◢◤◢◢◤◤◣◣
◢◤◤ ╱◥ ◣ ●●● ◢ 〃 ◤ ▌◣◥◣◣
◢▆ ◥◤ ╯ ◤ ◢ ◥#####●●●●######◤ ◥ ◥ ◥ ▆◣
▂▃▁£▃£▁▂▃◥▁◣ ◣#############◢ ◢▁◣▂▁▃▁η▂η▁▃▁ ψcafelife
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 122.116.95.114
1F:推 Shiva:喔!!感谢板大,好详细的解说! 11/15 21:42
2F:→ Shiva:再请问一下高阻抗态指的是输出状态不变吧(因为没电流过去)? 11/15 21:43
3F:→ Shiva:那麽在卡诺图上,要写出式子时,Z不用圈起来罗? 11/15 21:43
4F:→ Shiva:还有第二个ex 如果kn>>kp,输出是不是也有可能到达1的范围? 11/15 21:45
5F:→ Shiva:就像pseudo-nmos,选kn>kp,当Vi=1时,Vo可以到0 11/15 21:48
6F:推 CompileUltra:ex2. 我觉得就是一个未定的x AB都off 怎麽可能确定会 11/15 23:22
7F:→ CompileUltra:到1呢? S大说的pseudo的状况是P,NMOS同时开 那当然kn 11/15 23:23
8F:→ CompileUltra:大所以胜罗~ 11/15 23:23