作者ptta (ptta)
看板Electronics
标题Re: [问题] verilog硬体设计观念问题~
时间Sat Aug 9 22:13:16 2008
※ 引述《luckyBF (请给我毕业，谢谢)》之铭言：
: 但系统在整合时所会产生的一些内部讯号，我们没有办法完全模拟出！
: 甚至我们自己模拟其处理器的讯号，甚至都不一定完全正确了~~
: 真的有必要做到这麽完善的模拟，只为一些自己设计的小电路吗…Orz
那长辈应该不需要负责FPGA的部份吧
搞不好还是负责软体的(猜测 如有雷同纯属巧合)
当然希望硬体验证完全一点
免得到时後他还要替你debug
如果长辈负责FPGA
你看他还会不会把三个CPU一起拿来跑simulation
应该懒得作吧....
简单来说就是出一张嘴
别人的小孩死不完
※ 编辑: ptta 来自: 61.229.131.53 (08/09 22:15)
1F：推 luckyBF:谢谢你的见解！！十分感谢！！Orz... 08/09 22:26
2F：推 glo6e:时间够的话 就照长辈说的吧~~当练功~~两种方法都可以 08/10 00:53
3F：推 TripleC:确实是出一张嘴实在太简单了, 不是老板就不用鸟了 08/10 01:45
4F：推 skkks:其实~我是觉得~这是FPGA~不是ASIC~很完整的模拟只是浪费时间 08/10 06:40
5F：→ skkks:有机会的话~就自己弄个简单的软体跑跑~实测是个不错的方法~ 08/10 06:42
6F：→ skkks:模拟能跑几秒？？除非你的案子不赶~ 08/10 06:43
7F：推 luckyBF:感谢各楼层的回应~~orz 08/10 10:31