最近遇到个和观念不同的人产生点争论~ 所以一直困惑想问问板上，是否有这方面领域的人可以提供点想法~ 最近在忙些使用FPGA做一个系统整合的东西~~ 是使用Altera公司的软体及其IP和nios2处理器完成的硬体系统~ 然後透过网路跟Linux沟通的方式~去做一些系统的应用~ 我是负责硬体端的~~我们在FPGA上，使用A公司的软体，架构三个各自独立的nios2处理器~ 然後做一些Verilog code完成的硬体挂在系统上~让三个处理器可以传输或是沟通~~ 还有一些有的没的硬体~但都不大!!!! 其它的元件多数是使用A公司提供的IP来挂载应用，然後撰写嵌入式的软体去使用~ 我个人是觉得~针对我所写的Code硬体， 应将其模拟与处理器的沟通弄好无误~确定可以动後~ 就代表我设计的电路与处理器的Bus讯号，完全符合~~ 然後就可以挂载上去~让它实际compililer~然後下载到FPGA直接应用~~并看有没有错~ 尔後就可以进行其它系统的整合了，或是嵌入式软体部份的设计~ 但有个长辈觉得，我应该将verilog code的模拟环境写的更完整！ 将整个最後系统的三个处理器都模拟出来，然後去模拟过後，才可以去compilier~ 换言之，我在自己的原先模拟时，仅针对我的硬体元件~~ 去针对与处理器的沟通做模拟~ 而长辈觉得我应该更完整的，将整个系统都模拟出来，包括另外两个处理器~ 还有嵌入式的软体部份去做模拟的环境~~然後再与我的硬体挂上去模拟。 我因为觉得我的硬体很简单又小，且大部份的IP是A公司提供~ 所以我坚持觉得~如果模拟无误~ 再用简单小系统去实际验证无误~~应该就可以代表我的硬体是没问题的!!! 这时就直接去做系统整合，然後就接下去继续设计嵌入式软体~~ 但如果以长辈的观点来模拟，这样会不会太复杂了点？ 虽然以整体的模拟观点来看，的确是比较完整且保险没有错！ 但系统在整合时所会产生的一些内部讯号，我们没有办法完全模拟出！ 甚至我们自己模拟其处理器的讯号，甚至都不一定完全正确了~~ 真的有必要做到这麽完善的模拟，只为一些自己设计的小电路吗…Orz 小弟才识浅薄，还请大家给予意见与看法。感谢~！！！！ -- 我患了一种看到正妹~就不敢打招呼的病...... --

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