作者sasako (微笑待人)
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标题Re: [问题] 请问关於delay加法器的写法
时间Tue Apr 8 23:04:28 2008
※ 引述《aaming (............)》之铭言：
: 最近写verilog遇到了一个问题
: 如下图
: In ----------> + ------>Out
: | ^
: | |(-)
: | |
: Z^(-128) |
: | |
: | |
: -------
: 由於用了128个dely cell 只会傻傻的使用一级一级串接的写
: 在撰写上非常的不方便, 所以上来请教有高手可以帮个忙吧
: 大家集思广益一下, 非常感谢^^
假设in是 1bit 好了
reg shift_register[127:0];
integer i ;
always @ (posedge clk or negedge n_rst)begin
if(!n_rst)begin
shift_register <= 'b0 ;
end
else begin
shifer_register[0] <= #(1) in ;
for(i=0 ; i<127 ; i=i+1)begin
shifer_register[i+1] <=#(1) shifer_register[i] ;
end
end
end
假如你的in是n bit
就写n个always block
宣告和中间变数i部分就要自己调整
我只会这样
不然就是叫C code帮你写
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◆ From: 140.114.15.178
※ 编辑: sasako 来自: 140.114.15.178 (04/08 23:16)
※ 编辑: sasako 来自: 140.114.15.178 (04/09 00:39)
1F：→ aaming:谢谢S大 ^_^ 04/09 23:49