不会! #10 是无法 synthesis 的语法, 你要分清楚那些语法是 behaviour, 无法 synthesis; 那些是可以 synthesis 的 rtl... forever 产生的 clock 是无法 synthesis 的; #10 也会被 syntheis tool 乎略 ※ 引述《YOYOKT (东西要出清啦)》之铭言： : 小弟刚接触verilog，有几个问题请教各位大大。 : 如果要利用jtag去读取一个chip的id出来，已知有固定的clock跟input值 : 只要把值正确输入，在第n个clock就会产生出chip的id来。首先我在输入的clock : 用timescale 去定义频率，用forever指令方式去产生一个我想要clock可以吗? : 接着我在特定的第n个clock去设定trst跟tms设1或0 : 我是用alway @( posedge clock) : tms <= #10 1'b1 <= 在10个时间单位後tdi设为1 : 这样去设每个时间点的值，不晓得合成jed档，烧到cpld里时会如我预期动作吗? : 用modelsim模拟出来是我想要的，可是实际烧入时，会不会有时间delay的问题 : 导致整个错乱呢? 请大大给我指示，谢谢了!! --

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