1. STA engine 不同, STA精度不同, environment 不同, 都是 simon 兄问题的原因 若只是meet logic simulation constraint, 那合成时就设稍稍严格一点 2. DC 合成时, STA 由wireload model 计算, 且尚未经过 CTS, 不只timing 模型不准, RC参数也非常不准, 除非使用 topographical (physical synthesis) 而APR後之STA通常才是比较实际的参考值, 但前提是environment constraints 已适度的指定 ※ 引述《acelp (未来，一直来一直来)》之铭言： : 标题: Re: [请益] Design Compiler : 时间: Sat Dec 22 09:35:07 2007 : : dc跑出来的结果 通常只是让designer或是CAD了解可不可以作APR : 通常DC跑出来 timing就不过或是margin很小 : designer就得自己改code 看是改架构或是切pipeline : : DC本身跑的时候RC会算的比较简单点 : 最後APR做完才会有真的gate level出来 : 而timing也是以这一个netlist为主 : ※ 引述《sasako (微笑待人)》之铭言： : : ※ 引述《simonyoyo (yoyo)》之铭言： : : : 请问一下有经验的大大 : : : 我用Design Compile合成一个电路 : : : 假设我下5ns的constraint : : : 然後经过DC合成後他告诉我这个电路只能meet 5.6ns : : : 这时候我把他合出来的netlist去做gate-level simulation : : : 却不能run到5.6ns而只能run到5.8ns : : : 之後我又用5.8ns在去合成一次 : : : 然後我再把合出来的电路做gate-level simulation : : : 这时又跑不到5.8ns了 : : : 这是什麽问题呢 : : : 这样我的电路到底最块可以跑多快呢 : : 感觉满正常的.. : : 虽然用5.6ns去合成，不一定就能跑5.6ns.. : : 合出来的report本来就是用来参考的!!!实际上不见得你 : : 合多少就能跑多少.. : : 假如一些不理想条件又设得更严，有可能又会跑更慢.. : : 这也是为什麽你还要做gate-level simulation理由罗!!! : : 我是建议你可以继续往下压时间，压到stack变成负的为止， : : 再来跑看看.. : : 且我是不知道你引用db档是slow还是fast，真实情况是要 : : 用slow，report会有show出来... : : fast和slow其实又可以差到1ns以上.. : : -- :

※ 发信站: 批踢踢实业坊(ptt.cc) : ◆ From: 220.133.134.198 --

※ 发信站: 批踢踢实业坊(ptt.cc) ◆ From: 220.141.99.79