作者bakerly (bakerly)
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标题Re: [问题] 请问一种verilog的语法..
时间Thu Sep 20 12:47:02 2007
※ 引述《sasako (smile~^^)》之铭言：
: 推 tkhan:error的message是？.. 09/20 00:08
: → tkhan:感觉少了最上层... 09/20 00:09
: → tkhan:最好学会怎麽看懂compiler出现的错误message.. 09/20 00:10
: 感谢回应
: wire ready_to_decode_output = TOP_LDPC_Decoder.RF_Access_For_LLR.MA,
^
问题出在这里..
wire 宣告是可以用逗号分开
可是如果你同时作assign 的动作时一次只能给一个
不能用逗号来分开
你用两行wire 来宣告应该就可以了
: ready_to_decode_output;
: |
: ncvlog: *E,EXPEQL (final_test.v,136|90): expecting an equal sign ('=')
: [3.2.1][6.1(IEEE)].
: 这是他出现的东西
: 说真的 看不太懂...
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 203.66.222.12
1F：推 sasako:ok..我试试 09/20 14:48