作者arclitetank (More than meet the eye!)
看板Electronics
标题Re: [问题] 数位电路问题
时间Sun Jul 29 04:57:50 2007
※ 引述《CuckooBoy (阿书)》之铭言：
: 我的FPGA的逻辑电路的输出想加DELAY的电路
: DELAY的长短可以改变
: 除了CLK做的COUNTER以外,还有其它的办法吗?
: 感谢
你的讯号如果刚好有跟 clock synchronize 的话
可以加 flip-flop 做一些 clock-denpend delay
不幸的是这样的情况应该是少之又少
你可以手动加一些buffer 但是应该会需要很多
而且也没办法把 phase 固定在一个地方
如果你要 delay 的输出只有 1bit
不是一坨 register 的话 要不要试试看DLL
应该可以把你要的讯号 delay 在某个 phase.
小弟才疏学浅 有错请指正 感恩~
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