我现在在做的专题预计会使用FPGA实现。 有些问题想问板上前辈 (我的指导教授是Information Science出生的，硬体方面不是很懂。) 因为运算速度的考量，我必须把一个module产生256个instances。 这256个instances我会用一个control unit去控制它们。 但问题来了，我的control unit有些输出会直接拉到256个instances， 请问我是否须要加buffers？之前我学过一些VLSI设计， 我们知道一个输出的fanout过多的话会要推动下一级的gates会delay很久。 我後来想到解决这个问题的方法就是使用「树状的buffers(用inverters完成)」， 一个输出分枝成4枝，4枝的每一枝又个自分枝四枝，...， 最後分枝成256，只要用四级的inverters。 我在Xilinx ISE 9.1i上是有成功合出我的电路， 我是用Verilog loop generate四个for回圈写出来的。 (如果能用递回写，语法会更漂亮) 但是合出来的电路，ISE帮我最佳化的结果， inverters的输出只要与要被buffered的讯号一样，就会被简化成直接拉线到 未被buffered的讯号，而inverters都会被去掉。 也就是我做的树状的buffers完全不见了。 请问我原本想做的树状的buffers是否在FPGA上是多此一举？ 如果不是，是否能不让ISE的最佳化破坏我的树状的buffers？ -- 《金刚经》一切有为法 如梦幻泡影 如露亦如电 应作如是观 http://web.cc.ncu.edu.tw/~93501025/jg.doc --

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