作者deathcustom (DSM......)
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标题Re: [问题] 用verilog 写 parallel to serial 电路
时间Tue Mar 27 23:14:54 2007
※ 引述《ccjin (ya)》之铭言：
※ 引述《ccjin (ya)》之铭言：
: 标题: [问题] 用verilog 写 parallel to serial 电路
: 时间: Tue Mar 27 21:30:35 2007
:
: 请问有人写过吗
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: 我想了很久
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: 都没有任何idea
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: 有谁可以提供我资料
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: 或 想法去写吗
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: 谢谢
:
:
: --
:
※ 发信站: 批踢踢实业坊(ptt.cc)
: ◆ From: 203.203.147.53
: 推 l1l1l1l1:我有写过... 03/27 22:19
: → l1l1l1l1:应该很简单吧..就一次LOAD进一排,8个CLOCK後再LOAD下一个 03/27 22:20
: → l1l1l1l1:然後依序送出去...是这样吧... 03/27 22:20
你一次load一排 再依序送出
但是在你输出的时候 你data又会一直进来
难道要在你输出的时候 牺牲掉部分data吗
板上有人可以帮我解答吗
可能我计算机方面观念太薄弱
谢谢
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 203.203.147.53
1F：推 luckyBF:先存起来~~等到该丢时再丢就好了吧XD 03/27 22:43
2F：推 tkhan:放buffer，满了data不能进来.. 03/27 22:52
3F：→ ccjin:buffer满了 不给Load 那麽我的data不就miss掉了 ?? 03/27 22:59
4F：→ ccjin:L大 有点道理 但是我怕我的DATA太多 memory会塞不下 XD 03/27 23:02
不会发生上述状况
一般而言
你的output的data frequency是input data frequency的2^N倍
N = number of bit
所以你的系统应该至少会出现
CLK
Divider
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 220.135.83.97
5F：推 ccjin:恩 谢谢~ 03/28 07:07
6F：→ WildSpree:言兑 白勺 女子 口阿 06/13 15:38