作者cpt (post blue)
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标题Re: [问题] 名词-> Gate-Length Biasing
时间Thu Dec 14 11:10:37 2006
※ 引述《reiyo (热)》之铭言：
: 最近一直在paper上看到这样的字眼
: 而查google时 大都只说
: Unlike multi-Vth techniques, gate-length biasing requires no additional
: masks and may be performed at any stage in the design process.
: 感觉起来字面上的biasing 好像不是靠偏压造成的
: 是指制程上故意制造出来有不同channel-length的电晶体吗？
: 那是利用drain和source的dopant浓度不同所致吗？
: 谢谢
这里的 biasing 不是偏压的意思
其实这就是学术论文的弊病
明明是很简单的概念, 就要用看起来比较专业的字眼, 反而容易混淆
上偏推文的 paper 大意是说, 为了减少 digital circuit 的漏电
采用比 minimum gate length 稍微长一点的 gate length
可以有效降低漏电, 又不会让 delay 大太多
此法比传统的 multi-Vth 要省光罩
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 128.237.227.19
1F：→ reiyo:感谢~ 刚听说有两种做法 一种是改光罩 另一个是掺杂时去调整 12/14 23:10